Advertentie
Nadat Intel in oktober vorig jaar al enkele technische details bekendmaakte, werd de Core Ultra 300-serie rond de jaarwisseling officieel gepresenteerd. Processors zoals de Intel Core Ultra X9 388H en Intel Core Ultra X7 358H zijn inmiddels al in eerste prestatietests bekeken. Een nieuwe analyse laat nu ook zien hoe een Panther Lake-chip intern is opgebouwd.
De hardwareanalist Kurnal heeft daarvoor een Panther Lake-processor fysiek uit elkaar gehaald. Het chip-package werd geopend, waarna de afzonderlijke chiplets zijn afgeslepen en gefotografeerd. Deze zogenoemde die-shots maken zichtbaar hoe de verschillende onderdelen van de processor zijn opgebouwd en geproduceerd.
Panther Lake bestaat uit drie actieve chiplets. Het belangrijkste onderdeel is de Compute-tile met de CPU-kernen en de geheugencontroller. Deze chip wordt geproduceerd met Intels nieuwe Intel 18A-productieproces. Daarnaast bevat het pakket een Platform-Controller-tile, die door TSMC wordt vervaardigd in het N6-proces. Het derde chiplet is de GPU-tile. In de grotere configuratie wordt deze eveneens door TSMC geproduceerd, maar dan met het N3E-proces. Voor kleinere varianten gebruikt Intel zijn eigen Intel-3-productieproces.
Volgens de analyse meet de Compute-tile ongeveer 14,32 bij 8,04 millimeter. De Platform-Controller-tile heeft een formaat van circa 12,44 bij 4,00 millimeter, terwijl de GPU-tile ongeveer 8,14 bij 6,78 millimeter groot is.
De onderzochte Compute-tile bevat een configuratie met vier performance-kernen, acht efficiency-kernen en vier extra low-power efficiency-kernen. Op de foto’s zijn de vier grote performance-cores duidelijk te onderscheiden. Daarnaast zijn drie clusters met efficiency-cores zichtbaar, waarbij elk cluster beschikt over 4 MB L2-cache. Verder is een gedeelde L3-cache van 18 MB aanwezig voor zowel de performance- als efficiency-kernen.
Langs de randen van de chip zijn ook delen van de geheugeninterface zichtbaar. Het gaat onder meer om een 128-bit interface voor LPDDR5-geheugen. Daarnaast zijn de PHY-componenten te zien voor de zogenoemde die-to-die-verbindingen, waarmee de Compute-tile communiceert met zowel de GPU-tile als de Platform-Controller-tile.
De GPU-tile vertoont in de die-shots veel symmetrische en herhalende structuren, wat logisch is gezien de aanwezigheid van twaalf Xe3-grafische kernen. Ook de relatief grote L2-cache van de GPU neemt een aanzienlijk deel van het oppervlak in beslag. De Platform-Controller-tile wordt daarentegen vooral gedomineerd door verschillende PHY-blokken voor externe interfaces.
Volgens Kurnal was het maken van de die-shots bij de Compute-tile extra lastig. Intel gebruikt hier namelijk voor het eerst een zogenoemd Backside Power Delivery Network met de naam PowerVia. Bij deze techniek wordt de stroomvoorziening via de achterkant van de chip geleid. Daardoor is het moeilijker om bij het afslijpen van het silicium de interne logische structuren zichtbaar te maken.