Advertentie
Het bedrijf kondigde dit aan op het Noord-Amerikaanse Technology Symposium. Hier onthulden ze nieuwe updates voor de chip-on-wafer-on-substrate of CoWoS verpakking technologie, waarmee het mogelijk moet zijn om ruim twee keer grotere chips te produceren dan tot nu toe. De chips moeten een maximaal formaat van het substraat van maar liefst 120 mm x 120 mm kunnen bereiken met de nieuwe technologie.
Ter vergelijking is het nu ‘slechts’ mogelijk om chips te maken met een maximaal substraat formaat van 80 mm x 80 mm. Hierbij is het wel enkel mogelijk om maximaal 2831 mm2 van te gebruiken voor acht HBM3(E) stapels, I/O, en de processor chiplets zelf. Op dit moment maken zowel AMD’s MI300X en Nvidia’s B200 chips gebruik van de technologie. Vooral de B200 gpu is groot met een geschat oppervlakte van ruim 1600 mm2. Deze chip kan maar liefst 1000 Watt verbruiken en de schatting is dan ook dat enige grotere chips die TSMC’s nieuwe technologie mogelijk moeten maken vele duizenden watts kunnen gaan verbruiken.
De eerst volgende generatie van CoWoS moet in 2026 klaar zijn voor productie, die generatie moet CoWoS_L gaan heten en moet het mogelijk maken om maximaal 4719 mm2 te gebruiken voor alle chiplets. Hierbij wordt ook de maximale hoeveelheid stapels HBM verhoogd naar 12, i.p.v. het huidige maximum van 8. Het substraat moet ook groter zijn voor deze chips en deze worden daarom dus ook vergroot naar 100 mm x 100 mm volgens TSMC. In 2027 wil het bedrijf meteen doorpakken met een volgende stap in de CoWoS-technologie waardoor de maximale ruimte voor chiplets opgehoogd moet worden naar maar liefst 6864 mm2. Hierbij zou dan een substraat gebruikt worden van 120 mm x 120 mm. De maximale hoeveelheid aan HBM stapels zou dan wel hetzelfde blijven met 12, al moet dit tegen die tijd wel HBM4 zijn.