Advertentie
Voor Panther Lake combineert Intel prestatiegerichte P-cores met zuinigere E-cores en ultrazuinige LP E-cores.
De performance-cores moeten zorgen voor de hoogst mogelijke single-threaded prestaties en piekbelastingen opvangen. De efficiency cores zorgen voor multithreaded toepassingen en de parallelle werking van workloads. De energiezuinige efficiency-kernen daarentegen verwerken de achtergrondtaken.
De prestatie-kernen zijn gebaseerd op de nieuwe Cougar Cove-architectuur. Cougar Cove is echter een architectuur die erg lijkt op Lion Cove, die op enkele details is geoptimaliseerd. Ten eerste: hyperthreading is niet aanwezig in de implementatie van Cougar Cove voor Panther Lake, dus de performance cores kunnen nog steeds maar één thread per core verwerken.
Het aantal executiepoorten is met 18 ook identiek aan zijn voorganger Lion Cove, maar veel blijft hetzelfde aan de voorkant. De decoder blijft in een 8-brede configuratie, net als de µOP cache met zijn breedte van twaalf uitvoeringseenheden. Intel had ook de OoO-engine (Out-of-Order) al bij de voorganger opgesplitst in een integer- en vectorgedeelte. Dit was een reactie op de veranderingen in de vereisten van workloads. Beide gebieden hebben hun eigen scheduler en registerbestanden.
De capaciteit van de TLB-buffer (Translation Lookaside Buffer) is met 50% verhoogd. De TLB is een snelle buffer binnen de Memory management unit (MMU) van een processor die recente vertalingen van virtuele geheugenadressen naar fysieke geheugenadressen opslaat. Intel heeft ook de Branch prediction verder geoptimaliseerd, wat een typische stap is in elke nieuwe cpu-architectuur en ook een sleutelfactor in het verhogen van de rekenkracht.
Elke performance core heeft 3 MB L2-cache tot zijn beschikking, wat ook identiek is aan Lion Cove. De L3-cache, die gedeeld wordt door alle P- en E-cores in de performance-cluster, is wel verhoogd van 12 naar 18 MB.
Memory disambiguation is een essentiële technologie in moderne out-of-order processoren, die het mogelijk maakt om geheugentoegang (laden en opslaan) uit te voeren buiten de oorspronkelijke programmavolgorde zonder de correctheid van het programma in gevaar te brengen. Deze technologie is cruciaal voor het maximaliseren van parallellisme op instructieniveau en het optimaliseren van de prestaties.
In combinatie met de productie op de nieuwer Intel 18A-node claimt Intel een aanzienlijke toename in de prestaties van de nieuwe P-cores te hebben bereikt. Meer specifiek zouden de singlethreaded prestaties met 10% moeten toenemen in vergelijking met Lunar Lake en de Lion Cove-kernen die in die productlijn gebruikt worden.
Intel heeft voor Darkmont ook veel geleend van de Skymont-architectuur, die eerder werd gebruikt voor de Efficiency cores in Arrow en Lunar Lake. De voor- en achterkant, die al aanzienlijk breder was met Skymont, zorgde ervoor dat de efficiency cores een aanzienlijke prestatieverhoging ondervonden en daardoor in principe in staat waren om Raptor Cove, de vroegere performance cores, in te halen wat betreft de gestandaardiseerde prestaties.
Maar er zijn ook enkele optimalisaties voor Darkmont. Ook hier is de Branche prediction verbeterd en kunnen de prefetchers dynamischer reageren op de huidige wordkloads.
In een moderne chiparchitectuur worden complexe instructies via de microcode opgedeeld in vele afzonderlijke bewerkingen, georganiseerd in sequenties en worden de bijbehorende instructies opgeslagen in een ROM in de chip. Met Darkmont introduceert Intel nu de zogenaamde nanocode, die sommige van deze instructies in PLA's (in hardware) in het front-end integreert en er sneller toegang toe heeft.
Naast Cougar Cove heeft Intel in Darkmont ook Memory disambiguation-technologie toegepast, die geheugentoegang buiten de oorspronkelijke programmasequentie mogelijk maakt.
De cache-hiërarchie speelt een sleutelrol in het ontwerp van een processor en de prestaties van de kernen afzonderlijk, maar ook in de interactie van alle kernen. De prestatie-kernen hebben een exclusieve L1- en L2-cache van respectievelijk 240 kB en 3 MB. De efficiency cores werken op hun beurt in een E-core cluster met elk vier cores en hebben ook elk hun eigen L1-cache van 96 kB en een gedeelde L2-cache van 4 MB, die de vier cores delen.
De L3-cache van maximaal 18 MB wordt gedeeld door de prestatie- en efficiëntiekernen per prestatiecluster. De energiezuinige efficiency-kernen hebben op hun beurt hun eigen 4 MB L2-cache (en natuurlijk de eigen L1-cache per core) en toegang tot de cache aan de geheugenkant. Deze cache aan de geheugenkant heeft een capaciteit van 8 MB.
De laatste laag van de cache-hiërarchie is het externe geheugen. De geheugencontroller van Panther Lake biedt tot 96 GB lpddr5x-9600 en tot 128 GB ddr5-7200. De geheugeninterface is nog steeds 128-bits breed en bestaat uit twee 4x 16 bits. 128 bits x 9.600 MT/s / 8 bits resulteert in een geheugenbandbreedte van 153,6 GB/s. Met Lunar Lake was dit 146 GB/s (128 bit x 8.500 MT/s / 8 bit) en veel andere mobiele chips zoals de Snapdragon X Elite halen ook 135 GB/s. De M4 behaalt 120 GB/s, terwijl de grote M4 Max 546 GB/s bereikt.
Communicatie tussen de individuele blokken in de tiles en tussen de tiles onderling vindt plaats via Scalable Fabric 2 en de bijbehorende D2D-interface.
Scalable Fabric 2 verbindt de P- en E-core clusters, evenals de cache aan de geheugenzijde, de npu en de gpu met elkaar. Het eiland met de LPE-kernen en de npu hebben toegang tot de cache aan de zijkant. Theoretisch is dit ook het geval voor de gpu, maar deze cache wordt niet gebruikt door de gpu.
Er worden ook gegevens uitgewisseld tussen de platformcontrollertegel en de compute-tile via de Die-2-Die interface en Scalable Fabric 2, en de IP-blokken hebben toegang tot het coherente geheugen.
Om de prestaties van de nieuwe Performance- en Efficiency-kernen te kunnen beoordelen, heeft Intel ook enkele vergelijkingen gepresenteerd van de single- en multi-threaded prestaties van Panther Lake.
We hebben de +10% in de single-threaded prestaties van de Performance cores in vergelijking met Lunar Lake al genoemd. De productie in Intel 18A speelt hier echter waarschijnlijk een doorslaggevende rol. Met Lunar Lake liet Intel zijn compute-tile op N3B bij TSMC produceren. Het verschil tussen N3B en Intel 18A lijkt daarom niet bijzonder groot als de kleine veranderingen in de microarchitectuur van Lion Cove en Cougar Cove worden meegerekend. Het feit dat de single-threaded prestaties voor Panther Lake worden behaald met 40% lager stroomverbruik dan Lunar Lake en Arrow Lake-H lijkt veel doorslaggevender te zijn.
Natuurlijk speelt het aantal cores ook een rol bij multi-threaded prestaties. In ieder geval ziet Intel 50% hogere multi-threaded prestaties vergeleken met Lunar Lake, wat niet verrassend is met een 4P+8E+4LPE configuratie vergeleken met 4P+4E cores. Ook hier een blik op de efficiëntie: 30% lager stroomverbruik met dezelfde MT-prestaties in vergelijking met Arrow Lake-H. Intel beweert verder het SoC-vermogen met 10% te hebben verlaagd in vergelijking met het al goede Lunar Lake ontwerp. Vergeleken met Arrow Lake zou dit zelfs 40% zijn.