Advertentie
Nu chipletgebaseerde ontwerpen in opmars zijn, is niet alleen de chipproductie op zich een cruciale factor. Zo moeten deze chips naast en op elkaar gestapeld worden door middel van packaging en stacking.
TSMC biedt verschillende geavanceerde packaging-technologieën aan, waaronder CoWoS, InFO, SoW en SoIC. InFO (Integrated Fan-Out) wordt gebruikt voor directe chip-naar-chipverbindingen, zoals bij AMD’s Instinct-accelerators, en bestaat ook uit flexibelere doch complexere varianten zoals InFO-POP en InFO-2.5D. SoW (System on Wafer) wordt toegepast bij extreem grote chipontwerpen zoals die van Cerebras en wordt verder ontwikkeld naar SoW-P en SoW-X.
CoWoS (Chip on Wafer on Substrate) blijft de belangrijkste techniek voor krachtige AI- en HPC-systemen. De technologie combineert compute-chiplets met meerdere hbm-geheugenstacks. Vanaf de eerste CoWoS-S-generatie in 2016 (vier HBM-stacks, 1,5x reticle-limiet) is de capaciteit sterk gegroeid naar huidige versies met acht HBM-stacks en 3,3x reticle-limiet. De volgende generatie CoWoS-L zal tot 5,5x reticle-limit en 12 hbm3e/hbm4-stacks ondersteunen, ontwikkeld voor toekomstige AI-accelerators van AMD en NVIDIA. Richting 2027 moet CoWoS-L verder opschalen naar 9,5 keer de reticle-limiet en meer dan 12 hbm-chips.
SoIC, System-on-Integrated-Chips, maakt het dan weer mogelijk chiplets verticaal te stapelen, zoals bij AMD’s 3D V-Cache. De huidige generaties combineren N4- en N5-chips met een bump-pitch van 6 µm, terwijl het stacken van N3 op N4 dit jaar start. Chipformaten kunnen tot ongeveer 830 mm² gaan, zonder beperking voor de bovenste laag.
Om de groeiende ontwerpcomplexiteit van 2.5D- en 3D-packaging te beheersen, ontwikkelde TSMC de ontwerp- en beschrijvingstaal 3Dblox. Die maakt hiërarchische, modulaire chipontwerpen mogelijk: geverifieerde bouwblokken kunnen zonder extra controles opnieuw gebruikt worden. Ook ondersteunt 3Dblox inter-chipletvalidatie via Design Rule Checking (DRC) om te verzekeren dat verschillende chiplets correct samenwerken.
De technische uitdaging neemt toe doordat moderne packages tientallen miljoenen tot zelfs honderden miljoenen microbumps bevatten. Tegelijkertijd krimpt de bump-pitch van ongeveer 9 µm naar 5 µm, wat extreme precisie vereist. Omdat het substraat, de interposer en de soc elk hun eigen bump-patronen gebruiken, moeten alle lagen nauwkeurig worden uitgelijnd. Door Floorplanning worden ontwerpblokken gekoppeld aan specifieke 3D-bumpstructuren, wat aanpasbaarheid en hergebruik van eerder gecontroleerde modules mogelijk maakt.
Potentiële efficiëntieverhoging voor HBM
TSMC geeft als voorbeeld wat voor prestatiewinst er gerealiseerd kan worden door hbm-geheugen te plaatsen op base-dies met een geavanceerd productieproces. Tot dusver gebeurt dat op oudere dram-nodes, zoals met hbm3e. Door over te schakelen naar N12 voor de base-die van hbm4 moet de spanning verlaagd kunnen worden van 1,1 naar 0,8 volt, wat volgens TSMC voor een 50% hogere efficiëntie zorgt. Nvidia gaat dit type geheugen inzetten in zijn Rubin, gevolgd door AMD met de Instinct MI400-accelerators.
Daar houdt het echter niet op: door de veel geavanceerde N3P-node in te zetten kan de spanning verder verlaagd worden tot 0,75 volt. Dat moet (C-)hbm4e tot twee keer efficiënter maken dan het huidige hbm3e. Ook het integreren van geheugencontrollers in de base-die moet een bijdrage leveren bij deze aanzienlijk hogere efficiëntie. Die zijn normaliter ingebouwd in de chip waar het hbm-geheugen mee is verbonden.
